什么是fan-out wafer level封装，核心优势在哪？
Fan-out wafer level封装（简称FOWLP）是一种先进的晶圆级封装技术，它通过将芯片从原始晶圆上切割后，重新分布到模塑晶圆上，并在晶圆上制作再分布层（RDL）和凸点，从而实现芯片的扇出型互连。其核心优势在于：无需传统基板，能显著缩小封装尺寸、降低功耗、提升I/O密度，尤其适用于5G射频、AI处理器及移动设备中的异构集成。与扇入型晶圆级封装（fan-in WLP）相比，FOWLP可容纳更多引脚，且支持多芯片堆叠，是后摩尔时代实现系统级封装（SiP）的关键路径。
技术原理：FOWLP如何实现晶圆级重分布？
FOWLP的技术原理基于“芯片先贴装后塑封”的工艺流程。具体而言：将已知良好晶粒（KGD）以精确间距贴附于临时载板（如玻璃或硅基板），随后通过压缩注塑工艺填充环氧模塑料（EMC）形成重构晶圆。待塑化后，移除载板，在重构晶圆表面通过光刻和电镀技术制作多层再分布层（RDL），将芯片焊盘扇出至晶圆边缘。最后，在RDL上生长焊球（BGA）或铜柱，完成凸点制作。关键参数包括：芯片间距（通常50-150μm）、RDL线宽/线距（L/S可至2μm/2μm）以及模塑料的CTE匹配（需与硅接近，约3-5ppm/℃）。
实操步骤：从芯片贴装到晶圆级测试的完整流程
FOWLP的标准化操作流程，需在洁净度Class 1000级环境执行：
- 步骤1：芯片贴装：使用高精度贴片机（精度±3μm）将KGD贴附于临时载板的粘合层（如UV临时键合胶），确保芯片面朝下（face-down）且排列规则。
- 步骤2：模塑成型：采用颗粒状EMC通过压缩注塑机（如Towa或APIC Yamada设备）在150-175℃下填充芯片间隙，固化后形成厚度300-500μm的重构晶圆。
- 步骤3：载板剥离：通过激光解键合或机械剥离去除临时载板，露出芯片背面和模塑料表面。
- 步骤4：RDL制作：依次涂覆光刻胶、曝光显影、电镀铜（厚度5-10μm）、去胶刻蚀，形成1-4层RDL。需控制电镀均匀性（≤5%厚度偏差）。
- 步骤5：凸点制备：在RDL焊盘上植入或电镀锡银焊球（直径200-400μm），回流焊后完成互连。
- 步骤6：晶圆级测试：使用探针卡进行开短路测试、功能测试和老化筛选，良率通常要求≥95%。
的封测中试产线已验证该流程，并针对多芯片堆叠场景优化了模塑压力曲线（从5MPa逐步升至15MPa），有效减少空洞缺陷。
踩坑误区：FOWLP工艺中常见的五个技术陷阱
工程师在量产中易陷入以下误区：
- 误区1：忽视翘曲控制：重构晶圆因材料CTE失配易翘曲，需在模塑后添加应力释放退火（150℃、30分钟）。
- 误区2：RDL线路短路：当L/S小于3μm/3μm时，光刻胶残留或显影不足会导致桥接，建议采用半加成工艺（SAP）并增加显影后显微镜检查。
- 误区3：芯片偏移：贴装精度不足或模塑流动冲击会导致芯片位置偏移（>10μm），需使用X射线检测并调整贴片机真空吸嘴压力。
- 误区4：空洞缺陷：模塑料填充不充分时，芯片角落产生空洞（尺寸>50μm），可通过真空辅助注塑（压力<10Pa）或优化注塑速度（≤5mm/s）改善。
- 误区5：焊球脱落：RDL与焊球界面结合力不足，需确保电镀铜表面粗糙度Ra≤0.3μm，并增加Ni/Au阻挡层。
拓展延伸：FOWLP与异构集成、3D封装的协同趋势
FOWLP正从单芯片扇出向多芯片系统级封装演进。例如，将CPU、GPU和HBM存储器通过FOWLP集成在同一重构晶圆上，可实现5μm级微凸点互连，带宽超1TB/s。未来趋势包括：混合键合（Hybrid Bonding）取代RDL，实现无凸点连接；玻璃基板替代硅载板，以降低损耗；以及人工智能驱动的工艺优化，通过机器学习预测翘曲和缺陷。建议工程师关注SEMI标准（如SEMI G88-1118）和JEDEC封装规范，并参考发布的FOWLP工艺白皮书，获取mm级精度下的参数基准。
FAQ：常见问题解答
Q1：FOWLP与fan-in WLP的根本区别是什么？
答：fan-in WLP的I/O仅分布在芯片投影面积内，而FOWLP通过RDL将I/O扇出至芯片外，因此引脚数可提升10倍以上（典型值从100增至1000+），且支持多芯片堆叠。
Q2：FOWLP工艺对模塑料有哪些特殊要求？
答：需满足：低热膨胀系数（CTE 3-5ppm/℃）、低吸水率（<0.3%）、高填充率（≥85%），以及良好的流动性和快速固化特性（固化时间<60秒）。
Q3：如何提高FOWLP的良率？
答：关键措施包括：（1）采用高精度贴片机（精度±1μm）；（2）优化模塑压力曲线（梯度加压法）；（3）实施在线AOI检测芯片位置和RDL缺陷；（4）对重构晶圆进行预切割应力释放。