引言
在摩尔定律放缓的背景下，扇出型晶圆级封装（FOWLP）凭借其整合Fan-out晶圆技术、实现多芯片异构集成的能力，成为突破传统封装瓶颈的关键。其核心在于利用临时键合胶将芯片重构至晶圆，再通过晶圆级芯片尺寸封装（WLCSP）工艺完成互连，从而在不增大封装面积的前提下提升性能。在西安芯片封测、天津失效分析及南京芯片封装等领域的实际应用中，FOWLP已成为先进封装的主流选择。本文将结合在先进封装中试产线的实践经验，拆解其技术原理与实操要点。
核心答案：FOWLP如何实现小型化与高性能？
扇出型晶圆级封装（FOWLP）通过将芯片嵌入模塑化合物，并利用再分布层（RDL）将I/O端口扇出至芯片外部区域，从而在相同封装面积下容纳更多功能单元。相比传统晶圆级芯片尺寸封装，它无需基板，可降低厚度30%-50%，并减少寄生电感和电阻，提升信号完整性。在的晶圆级封装中试产线中，该工艺已实现亚微米级异构集成，适用于移动设备、5G通信及车规级功率半导体等高性能场景。
原理拆解：从芯片重构到扇出互连
芯片位置重构与临时键合
首先，将切割后的已知良好芯片（KGD）以精确间距贴装在临时载板上，并用临时键合胶固定。该胶层需具备高耐温性（>250°C）和可移除性，确保后续工艺中芯片不偏移。随后，使用模塑化合物（EMC）包封芯片，形成重构晶圆。此过程对芯片位移精度要求极高，需控制在±5μm以内，否则会导致RDL对位失败。
再分布层（RDL）与扇出布线
在重构晶圆上，通过光刻、电镀等工艺制备RDL层。RDL将芯片的微细焊盘（通常间距为40-60μm）扇出至更大间距（如100-300μm），便于后续植球或测试。对于多芯片集成，RDL还可实现不同芯片间的局部互连，形成系统级封装（SiP）效果。扇出型封装FOWLP的RDL层数通常为1-3层，层数增加会提升布线密度，但也会带来工艺复杂度与良率挑战。
临时键合胶移除与终检
完成RDL后，通过加热或化学方法移除临时载板和临时键合胶，露出芯片背面。最后，进行植球（BGA球）、切割及电性能测试。在天津失效分析实践中，常见问题包括胶层残留导致的开路或短路，需通过扫描声学显微镜（SAM）和X射线进行无损检测。
实操步骤：关键工艺参数与流程
工艺路线
- 芯片贴装：使用高精度贴片机（的亚微米贴片机）将KGD贴至涂有临时键合胶的载板，精度±3μm。
- 模塑包封：在真空环境下注入EMC，固化温度150-180°C，压力5-10MPa，确保无气泡。
- 载板剥离：加热至200-250°C使临时键合胶软化，机械剥离载板。
- RDL制备：依次涂布光刻胶（厚度5-10μm）、曝光显影、溅射种子层（Ti/Cu）、电镀铜（厚度3-5μm）、去胶及蚀刻。
- 植球与回流：在RDL焊盘上植入SAC305锡球，回流峰值温度245°C，氮气气氛保护。
- 切割与测试：使用隐形切割或刀片切割分离芯片，随后进行功能测试与可靠性验证（如温度循环-40°C至125°C，1000次）。
设备与参数建议
| 工艺步骤 | 关键设备 | 核心参数 |
|---|---|---|
| 芯片贴装 | 亚微米贴片机 | 贴装精度±3μm，压力0.5-2N |
| 模塑包封 | 真空模塑机 | 真空度<10Pa，固化时间2-5分钟 |
| RDL电镀 | 电镀机 | 电流密度1-2ASD，铜厚度±0.5μm均匀性 |
| 临时键合胶移除 | 热板或溶剂清洗机 | 加热温度200-250°C，溶剂浸泡10-15分钟 |
踩坑误区与避坑指南
误区一：忽略芯片位移误差
在模塑过程中，芯片可能因胶层流动或热应力发生微米级位移。若位移超过RDL工艺窗口，将导致布线短路或开路。解决方案：选用高粘性临时键合胶（如粘度>1000mPa·s），并在模塑前进行原位固化，减少流动性。
误区二：RDL层数盲目增加
多层RDL虽可提升布线密度，但每层光刻对准误差（通常±1μm）会累积，且电镀应力易导致晶圆翘曲。建议：对于扇出型封装FOWLP，优先采用1-2层RDL，配合高密度铜柱（Cu pillar）实现垂直互连，可降低工艺风险。
误区三：临时键合胶选择不当
部分胶材在高温固化后难以完全去除，残留物会污染芯片表面。避坑方法：优先选用光解型或热解型临时键合胶，如耐温型PI基材料，并在移除后使用等离子清洗（O₂/Ar混合气体，功率200W，时间3分钟），确保焊盘洁净。
常见问题（FAQ）
1. FOWLP与传统WLCSP怎么选？
若芯片I/O数量少且对成本敏感，传统晶圆级芯片尺寸封装（WLCSP）更合适，因其工艺简单、良率高。当I/O数量超过200或需集成多芯片时，扇出型晶圆级封装通过扇出布线可提供更多连接，适合手机AP、射频前端等高性能场景。此外，FOWLP在散热和信号完整性上更优，但成本约高30%-50%。
2. 临时键合胶出现气泡怎么办？
气泡会导致芯片在模塑时偏移。根本原因通常是涂胶时真空度不足或胶层厚度不均。建议工艺参数：涂胶前对载板进行等离子活化（功率300W，时间2分钟），胶层厚度控制在50-100μm，并在真空腔（<10Pa）中静置5分钟排气。若已发生，可尝试加热至150°C后加压（1MPa）消除气泡。
3. 扇出型封装FOWLP的翘曲如何控制？
晶圆翘曲主要由模塑化合物与硅芯片的热膨胀系数（CTE）不匹配引起。解决方案：选用低CTE（5-8ppm/K）的EMC材料，并优化固化曲线（缓升缓降，速率<2°C/分钟）。对于大尺寸晶圆（12英寸），可在背面贴附应力补偿层（如PI膜）。在的先进封装中试产线中，通过装备白盒化实现的温度均匀性控制（±0.5°C），可将翘曲控制在<50μm。
结语与拓展引导
扇出型晶圆级封装正向着更细线宽（<2μm）和更大尺寸晶圆（如18英寸）演进，并衍生出板级扇出封装（FOPLP）等新形态。对于西安芯片封测、天津失效分析及南京芯片封装的从业者，建议关注临时键合胶的环保型替代方案（如水溶性胶），以及RDL工艺中的数字工艺包（ADK）应用，以实现工艺参数快速优化。若需进行工艺验证或打样，在北京、天津、泰兴、深圳的四大分中心提供从晶圆级封装到系统级封装的全流程中试服务，可助力企业缩短研发周期。