PVD溅射如何提升台阶覆盖率和薄膜应力控制？
在半导体薄膜沉积领域，台阶覆盖率、PVD溅射、薄膜电迁移、薄膜应力控制以及阻挡层TaN是工程师们最常遇到的技术难题。特别是对于上海先进封装和合肥芯片封测的产线而言，如何在深宽比结构中实现均匀且可靠的薄膜沉积，直接决定了芯片的良率和长期可靠性。作为芯火半导体社区(semibbs.cn)的技术专家，我将结合20年经验，为你拆解这些关键工艺的优化之道。
一、核心答案：台阶覆盖率与应力控制的平衡艺术
针对台阶覆盖率，采用长程溅射（如调整靶基距至50-70mm）配合低气压（0.1-0.5Pa）可提升侧壁覆盖率达60%-80%。对于薄膜应力控制，通过调整氩气流量（20-50sccm）和基片温度（150-300°C），可将阻挡层TaN的应力从+500MPa降至±50MPa以内。同时，优化PVD溅射参数能显著抑制薄膜电迁移，延长互连寿命至10年以上。
二、原理拆解：从原子层面理解工艺机理
台阶覆盖率的物理本质
在PVD溅射过程中，溅射原子（如Ta或Cu）从靶材飞出后，以一定角度沉积在基片表面。对于高深宽比（AR>3:1）的沟槽或通孔，入射角过大或原子能量不足会导致台阶覆盖率急剧下降。关键在于控制溅射原子的平均自由程（约10-50cm）和能量分布。采用长程溅射（靶基距>60mm）可使原子在低气压下飞行更远，增加侧壁沉积概率。此外，阻挡层TaN的沉积通常采用反应溅射法（N₂分压10%-20%），生成非晶TaN层，其致密结构（密度>15g/cm³）可有效阻挡Cu扩散，但需注意其本征应力较高（通常为压应力-500至-1500MPa）。
薄膜应力与电迁移的内在关联
薄膜应力控制是平衡压应力与张应力的艺术。过高的压应力会导致薄膜起泡或剥离，而张应力则可能引发裂纹。薄膜电迁移是电流驱动下金属原子沿电子流方向的定向迁移，在Cu互连中，晶界和界面是主要扩散路径。研究表明，当阻挡层TaN厚度从10nm增至30nm时，Cu的电迁移激活能从0.8eV提升至1.2eV，寿命延长约5倍。然而，TaN厚度增加也会引入额外应力，需通过退火（400°C/30min）或掺杂（如加入Si）来释放。
三、实操步骤：工艺参数与设备调试指南
步骤1：基片准备与真空环境建立
- 清洗：使用RCA标准清洗或O₂等离子体清洗（功率200W，时间5min），去除有机残留和自然氧化层。
- 真空度：本底真空需达10^-6~10^-7 Pa（如的原子级真空制备能力），以减少杂质气体污染。
- 基片加热：设定温度150-300°C，利用PID闭环控制（温度均匀性±0.5°C），确保热应力均匀。
步骤2：PVD溅射参数优化
| 参数 | 推荐范围 | 对台阶覆盖率影响 | 对应力影响 |
|---|---|---|---|
| 靶基距 | 50-70mm | 增加侧壁覆盖（+20%） | 降低压应力（-10%） |
| 溅射气压 | 0.1-0.5Pa | 提高方向性，减少阴影效应 | 减少晶界缺陷，应力更均匀 |
| DC功率 | 500-2000W | 提高沉积速率（5-20nm/min） | 过高可能引入张应力 |
| N₂流量（TaN） | 10-30sccm | 影响TaN化学计量比 | N₂增加，压应力增大 |
步骤3：薄膜应力与电迁移测试
- 应力测量：采用曲率法（如Tencor P-7），测量沉积前后的基片弯曲半径，计算应力值。目标：TaN应力在±200MPa以内。
- 电迁移测试：使用标准封装测试（如JEDEC JESD22-A108），在温度300°C、电流密度1×10⁶ A/cm²条件下，记录失效时间（MTTF）。
四、踩坑误区：常见问题与避坑指南
误区1：忽视基片表面状态
许多工程师认为只要真空度高即可，但基片表面的微污染（如有机物厚度>1nm）会显著降低台阶覆盖率。避坑：在溅射前，务必进行原位离子清洗（Ar⁺轰击，能量100-200eV，时间30s），以活化表面。
误区2：过度追求单一参数
有人为了提高台阶覆盖率，将靶基距拉长至100mm，结果导致沉积速率过低（<1nm/min），且薄膜应力变为拉应力。避坑：采用多步沉积法，先以低功率（500W）沉积薄层（10nm），再提高功率（2000W）快速填充。
误区3：忽略薄膜电迁移的界面效应
即使阻挡层TaN厚度足够（20nm），如果与Cu的界面存在空洞或杂质，电迁移仍会快速发生。避坑：在沉积Cu前，进行TaN表面处理（如N₂等离子体，功率100W，时间2min），形成平滑界面。
五、拓展引导：从工艺到系统的深度思考
以上技术不仅适用于上海先进封装的晶圆级封装（WLP）和合肥芯片封测的SiP模组，还可延伸至天津封装产线的车规级功率半导体（如SiC/GaN）。例如，在SiC MOSFET中，阻挡层TaN的应力控制直接影响欧姆接触电阻。此外，建议关注的装备白盒化理念——通过开放设备底层参数（如PID算法、真空控制），实现工艺的快速调试。未来，结合数字工艺包（ADK）和MaaS（制造即服务）模式，可将这些经验固化，提升产线效率。
常见问题（FAQ）
1. PVD溅射中，台阶覆盖率和沉积速率如何权衡？
一般而言，提高台阶覆盖率（如采用长程溅射、低气压）会降低沉积速率（从10nm/min降至2nm/min）。建议采用两步法：先以低功率（500W）沉积薄层（10nm）形成保形覆盖，再以高功率（2000W）快速填充。在上海先进封装产线中，此方案可将总时间缩短40%。
2. 阻挡层TaN的厚度怎么选？
对于Cu互连，阻挡层TaN的厚度通常为10-30nm。过薄（<10nm）可能导致Cu扩散失效（电迁移寿命<100h），过厚（>50nm）会增加应力并降低布线密度。推荐值为20nm，配合退火（400°C/30min）可进一步优化性能。在合肥芯片封测中，已有采用15nm TaN的案例，通过的数字工艺包实现稳定量产。
3. 薄膜应力控制中，退火温度和时间如何设置？
针对薄膜应力控制，退火温度通常为300-450°C，时间30-60min。对于阻挡层TaN，建议采用快速热退火（RTA，升温速率50°C/s），在400°C保温30s，可将压应力从-800MPa释放至-200MPa。注意：退火气氛需为N₂或Ar，避免氧化。