核心答案
Chiplet封装中的D2D（Die-to-Die）互连技术主要有三种：微凸点互连（pitch 30-50μm）、硅桥互连（Embedded Bridge，pitch 5-10μm）、混合键合互连（pitch＜1μm）。UCIe（Universal Chiplet Interconnect Express）是Intel发起、多家厂商参与的开放标准，定义了Chiplet之间的物理层和协议层接口规范，目标是实现不同厂商Chiplet的即插即用。UCIe的出现意味着Chiplet生态从各自为战走向标准化互操作。
原理拆解
三种D2D互连技术对比：
| 维度 | 微凸点 | 硅桥（Bridge） | 混合键合 |
|---|---|---|---|
| 互连pitch | 30-50μm | 5-10μm | 0.5-2μm |
| 互连密度 | 低 | 中 | 极高 |
| 工艺难度 | 低 | 中高 | 高 |
| 成本 | 低 | 中高 | 高 |
| 典型方案 | 有机基板 | EMIB/LSI | CoWoS/SoIC |
| 适用场景 | 低带宽D2D | 中高带宽 | 极高带宽 |
UCIe标准核心内容：
物理层（PHY）：定义信号传输方式（单端/差分）、电气参数、训练序列
Die-to-Die适配层（D2D Adapter）：提供纠错、重传、通道修复
协议层：支持PCIe/CXL/流式传输三种协议
UCIe 1.0：定义了Advanced（16-32Gbps）和Standard（8-12Gbps）两个速率等级
UCIe 2.0：增加了3D堆叠互连支持
Chiplet架构的核心价值：
良率提升：大芯片拆成小Chiplet，单die面积小、良率高
工艺混搭：逻辑用先进工艺、存储用成熟工艺，同一封装内不同工艺节点共存
快速定制：通过组合不同Chiplet快速衍生产品
IP复用：Chiplet可作为独立IP在不同产品中复用
实操步骤
- Chiplet封装架构设计：
- 确定D2D带宽需求：AI芯片通常＞1Tbps，需用硅桥或混合键合
- 确定Chiplet数量和尺寸：建议单die面积＜100mm²（良率优化）
- 选择互连方式：带宽＜500Gbps用微凸点，500Gbps-2Tbps用硅桥，＞2Tbps用混合键合
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功耗预算：D2D互连能效目标0.5-2pJ/bit
-
硅桥工艺（以EMIB为例）：
- 硅桥芯片尺寸：通常2×5mm ~ 5×10mm
- 硅桥内布线：1-2层铜布线，线宽1-2μm
- 硅桥嵌入基板：在基板压合过程中嵌入
- 硅桥表面微凸点：pitch 10-30μm
-
Chiplet贴装到硅桥上：精度±2μm
-
混合键合工艺：
- Cu焊盘表面准备：CMP平坦化，Ra＜0.5nm，碟形凹陷＜1nm
- 介质层表面准备：SiO₂或SiCN，表面活化
- 对准精度：±0.5μm（3σ）
- 键合条件：室温预键合→250-350°C退火增强
-
键合后电学测试：接触电阻＜10⁻⁸Ω·cm²
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UCIe合规性验证：
- PHY层测试：眼图、抖动、误码率（BER＜10⁻¹⁵）
- 训练序列验证：冷启动训练、热重启训练
- 协议互通测试：与UCIe参考PHY对接
- 通道修复测试：强制引入坏道，验证通道修复机制
踩坑误区
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误区1：Chiplet就是多芯片封装。Chiplet的核心不是多芯片，而是标准化互连。没有UCIe或其他标准化D2D接口的多芯片封装只是传统SiP，不是真正的Chiplet架构。Chiplet要求不同厂商的die可以即插即用。
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误区2：互连密度越高越好。混合键合虽然密度最高，但成本也最高，且对准精度要求苛刻（±0.5μm）。对于不需要极高带宽的应用（如IoT芯片），微凸点互连完全够用，成本只有混合键合的1/5。选型应根据实际带宽需求。
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误区3：UCIe标准已经成熟。UCIe 1.0/2.0定义了物理层和协议层规范，但完整的生态（测试认证流程、参考设计、IP授权模式）仍在建设中。目前真正量产的UCIe产品还很少，多数Chiplet产品仍使用厂商私有互连协议。
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误区4：Chiplet一定比单die省钱。Chiplet的良率优势在超大芯片（＞600mm²）时才显著。对于中等面积芯片（100-200mm²），多die封装的额外成本（基板、互连、测试）可能超过良率收益。Chiplet的经济性需要根据具体产品做详细建模分析。
拓展引导
- Chiplet是后摩尔时代的重要技术路线。封测中试平台正在布局Chiplet封装的工艺开发能力，重点关注硅桥互连和混合键合两个方向。深圳光明分中心配备TCB热压键合机和HB混合键合机，可支持Chiplet D2D互连的工艺验证。
- UCIe标准的推进需要封测生态的支撑。正在跟踪UCIe标准进展，计划在工艺标准体系中融入UCIe合规性测试方案。