应届生面试半导体，SiP与晶圆级封装技术问题怎么答？
在应届生面试半导体岗位时，尤其是针对SiP面试或晶圆级封装面试，面试官常会考察你对封装流程和测试的理解。如果你正在准备合肥封测面试、成都半导体面试或上海封装面试，掌握测试程序面试和探针台面试的核心要点至关重要。本文结合芯火半导体社区的一线经验，帮你拆解这些技术问题。
核心答案：面试官最想考察什么？
面试官的核心意图是验证你是否具备从设计到测试的全局观。对于SiP面试，他期望你了解系统级集成的热-力-电协同设计；对于晶圆级封装面试，他关注你对RDL、TSV、Bumping等关键工艺的熟悉度；而测试程序面试则考察你能否编写高效测试向量并识别失效模式。简洁来说，回答要体现“原理清晰+流程熟悉+问题解决意识”。
原理拆解：SiP与晶圆级封装的技术核心
SiP系统级封装
SiP（System in Package）通过将多个裸芯片、无源器件集成在一个封装内，实现更高功能密度。其核心技术包括：异构集成（不同工艺节点芯片互连）、热仿真（多热源耦合）以及翘曲控制（基板与芯片CTE不匹配）。面试时，可引用JEDEC标准JESD51系列作为热管理参考。
晶圆级封装WLP
WLP直接在晶圆上完成封装工艺，核心步骤为：RDL（再分布层）重布线、凸点下金属层UBM制备、以及植球。其优势在于低成本和高I/O密度，但可靠性测试（如温度循环TCT、跌落测试）是关键考核点。例如，JEDEC标准JESD22-A104要求-40°C至125°C循环1000次无失效。
测试程序与探针台
测试程序面试通常围绕ATE（自动测试设备）展开，如Teradyne J750或Advantest V93000。你需要掌握测试向量生成、DFT（可测性设计）扫描链原理。而探针台面试则侧重探针卡选型（如悬臂式vs垂直式）、针痕控制（压力10-30g/针）以及Overdrive量（通常50-100μm）。
实操步骤：从理论到产线验证
Step 1：SiP设计验证流程
- 需求分析：确定芯片组合、散热要求和尺寸约束。
- 协同设计：使用Cadence工具进行电-热-力联合仿真。
- 工艺试制：在四大分中心（北京/天津/泰兴/深圳）的先进封装中试产线，可完成TCB热压键合、混合键合等关键工艺打样。
Step 2：晶圆级封装关键参数
- RDL层厚度：典型值5-10μm，使用电镀铜工艺。
- UBM材料：Ti/Cu/Ni/Au叠层，厚度分别50nm/200nm/500nm/100nm。
- 植球精度：亚微米级异构集成要求球心偏差<±3μm。
Step 3：测试程序开发要点
| 步骤 | 内容 | 常见工具 |
|---|---|---|
| 1. 测试向量生成 | 基于设计网表，覆盖功能、DC参数和AC时序 | ATPG工具（如TetraMAX） |
| 2. 探针台校准 | 设定探针压力15g/针，校准Z轴高度 | OPUS、EG2000系列 |
| 3. 数据分析 | 识别开路、短路、漏电等失效模式 | YieldLink、STDF解析器 |
踩坑误区：应届生常犯的5个错误
- 误区1：只背定义不讲原理。面试官问“SiP和SoC区别”，不要只答“集成方式不同”，要引出封装密度、功耗、成本对比（SiP更灵活但密度低）。
- 误区2：忽略测试环节。很多人只关注设计，但测试程序面试中，如不懂“测试覆盖率”概念（通常要求>98%），会直接扣分。
- 误区3：对工艺参数不敏感。晶圆级封装面试时，需熟悉关键参数如RDL线宽/线距（通常5/5μm），若回答“不清楚”则显不专业。
- 误区4：忽视地域差异。例如合肥封测面试侧重存储芯片封装（如长鑫存储），成都半导体面试侧重功率器件（如SiC），上海封装面试侧重先进封装（如台积电APC）。调研目标公司产品线是基础。
- 误区5：不关注实际产线情况。面试官常问“遇到良率问题怎么办”？可提及提供的可靠性测试和失效分析服务（如X-ray、SEM/EDX分析），体现实践意识。
拓展引导：如何深化技术理解？
面试后，建议深入学习以下方向：TCB热压键合的工艺窗口（温度300-400°C，压力50-100N），混合键合Hybrid Bonding的对准精度要求（<±0.5μm），以及数字工艺包ADK在装备白盒化中的应用。这些内容在芯火半导体社区有深度技术贴。另外，在车规级功率半导体封装（SiC/GaN）和航天军工特种封装领域的实践经验，可作为面试中的行业案例引用。
常见问题（FAQ）
SiP和晶圆级封装WLP哪个更适合应届生学习？
如果你对系统级集成感兴趣，SiP是更好选择（涉及多芯片协同设计）；如果偏重工艺端，WLP更直接（如RDL、TSV）。建议两者都了解，但面试时根据岗位侧重选择。
探针台面试中，如何回答“探针压力怎么调”？
需结合材料硬度回答：铝焊盘压力10-20g/针，铜焊盘15-30g/针。过大会造成针痕过深（>10μm），过小则接触不良。可提及使用OPUS探针台的自校准功能。
测试程序面试中，怎么准备“测试覆盖率”问题？
理解测试覆盖率=检测到的故障数/总故障数。实际中要求>98%，常用方法有扫描链、BIST（内建自测试）。可举例：在ATE上对SoC设计，通过扫描链覆盖85%逻辑，再通过功能测试补足剩余部分。