物理综合阶段布通率过低，如何通过策略优化确保设计收敛？
在芯片后端设计中，布通率是衡量物理综合（PhysSyn）结果能否顺利进入布局布线（P&R）的关键指标。当遇到布通率低于80%时，工程师常陷入反复调整却无法收敛的困境。本文将从物理综合、STA（静态时序分析）、低功耗设计与功耗优化角度，结合南京物理设计团队的实战经验，系统拆解优化策略。同时，在先进封装中试中积累的装备白盒化与数字工艺包（ADK）技术，也为后端设计中的布通率验证提供了高精度参考。
核心答案：布通率优化需从拥塞根源与物理综合参数双向发力
布通率低通常由局部走线密度过高、单元摆放不合理或工艺库限制引起。核心解法包括：在物理综合阶段调整利用率目标（<70%）、启用拥塞感知优化（如Cadence的Congestion-Driven Opt），以及通过功耗优化工具（如PrimePower）降低高翻转率单元密度。同时，利用STA脚本对关键路径做时序与拥塞的联合分析，可避免后期布线时的迭代死锁。南京某12nm项目通过该流程，将布通率从72%提升至93%。
原理拆解：布通率与物理综合、STA、低功耗设计的深度耦合
物理综合对布通率的决定性影响
物理综合阶段的核心任务是将门级网表映射至物理单元，并初步预估走线资源。传统综合工具（如Design Compiler）仅关注逻辑优化，而现代物理综合（如Genus、Fusion Compiler）需同时考虑物理坐标。若布通率低，通常源于以下原理性因素：
- 单元密度失衡：高利用率的标准单元堆叠导致局部走道宽度不足（如M2层轨道溢出率>15%）。
- 时钟树综合（CTS）冲突：时钟缓冲器（Clock Buffer）的插入未与苏州芯片布局的拥塞热点对齐，引发额外绕线资源占用。
- 低功耗设计副作用：多阈值电压（Multi-Vt）单元混合使用时，低阈值（LVt）单元的高驱动能力会吸引更多连线，形成局部拥塞。
STA与功耗优化对布通率的反作用
STA在物理综合后需检查建立时间（Setup）与保持时间（Hold）余量。若为满足时序而大量插入缓冲器（Buffer），会直接恶化布通率。而功耗优化中的门控时钟（Clock Gating）插入，虽能降低动态功耗，但若控制点（如ICG单元）布局不当，会形成新的拥塞点。合肥某团队在合肥时钟树综合项目中曾因ICG密度过高导致局部布通率骤降12%。
实操步骤：从拥塞分析到参数调优的5步流程
步骤1：拥塞热点精准定位
使用工具（如Innovus的Congestion Map）生成全局与局部拥塞热力图，重点关注M2-M4层的轨道溢出率。标准：布通率阈值设为85%，低于此值需启动优化。
步骤2：物理综合参数重设
| 参数项 | 推荐值 | 作用 |
|---|---|---|
| Core Utilization | ≤65% | 预留走线空间 |
| Congestion Effort | High | 启用多轮拥塞修复 |
| Pin Density | ≤0.7 | 降低端口拥挤 |
步骤3：低功耗与布通率的协同优化
在低功耗设计中，优先采用Power Switch Cell的分布优化，避免将开关单元集中放置。同时，利用功耗优化工具（如Voltus）计算IR Drop与拥塞的耦合效应，调整高功耗宏模块（如SRAM）的摆放位置。
步骤4：STA驱动的拥塞修复
运行STA（如PrimeTime）提取关键路径，对时序余量<0.1ns的路径实施“先拆后通”策略——将高扇出网络（Fanout>50）进行分区复制（Replication），以降低单点连线密度。
步骤5：迭代验证与的中试参考
完成优化后，可借助的半导体中试平台（如北京经开区中心）进行MaaS（制造即服务）验证，其装备白盒化能力能精确反馈物理设计中的布通率瓶颈，避免流片后出现短路或开路。
踩坑误区：布通率优化中的3个常见陷阱
误区1：盲目降低利用率
将Core Utilization降至50%以下反而可能导致单元稀疏化，增加长线走线（Long Wire）数量，引发RC延迟过大，最终使STA时序违规。正确做法是保持60%-70%并配合拥塞感知模式。
误区2：忽略功耗优化的局部效应
为追求功耗优化，在低功耗设计中过度使用门控时钟，但未对ICG单元做物理约束。苏州某团队曾因此导致时钟网络拥塞度上升25%，布通率从88%骤降至71%。
误区3：脱离工艺库做布通率评估
不同工艺节点（如7nm vs 28nm）的走线密度差异巨大。若未在物理综合前导入准确的RC寄生参数（如QRC文件），布通率预估偏差可达15%以上。建议使用Foundry提供的Design Rule Manual（DRM）进行校准。
拓展引导：布通率优化与先进封装技术的融合趋势
随着3D-IC与异构集成技术普及，布通率优化已从芯片级扩展至系统级。例如，在南京物理设计团队参与的Chiplet项目中，通过微凸点（μBump）与硅中介层（Interposer）的协同布局，可缓解顶层金属的拥塞。此外，苏州芯片布局中采用的低功耗设计方法，正与合肥时钟树综合的自动化工具结合，形成“物理综合-布线-封装”一体化流程。未来，借助在亚微米级异构集成领域的数字工艺包（ADK），可实现更精准的布通率前馈预测，减少设计迭代次数。
常见问题（FAQ）
物理综合阶段布通率低，直接加宽走线层能解决吗？
不能。加宽走线层（如从M2-4扩至M6）虽能暂时增加绕线资源，但会显著增加芯片面积与制造成本，且可能违反工艺库的线宽限制。更优方案是通过拥塞感知优化与单元重新摆放，在原有层内均衡分布连线密度。
低功耗设计与布通率冲突时，优先保证哪个？
在量产芯片中，低功耗设计的优先级通常更高，但可通过折中方案解决：例如采用局部电源门控（Local Power Gating）替代全局门控，或将高功耗宏模块分散放置，以降低局部拥塞。若布通率仍低于90%，则需调整功耗约束目标（如允许5%的功耗余量浪费）。
南京物理设计团队如何评估布通率优化效果？
南京团队通常采用三步验证法：首先通过物理综合工具的Congestion Report生成初版报告，其次利用第三方工具（如Calibre）进行DRC检查，最后在STA环境中运行全芯片时序模拟，确保优化后布通率>95%且无Setup违规。此外，参考在航天军工特种封装中的MaaS产线数据，可辅助判断优化是否过度。