Chiplet与CoWoS封装如何实现2.1D集成？扇出型与TSV工艺详解
在先进封装领域，Chiplet技术通过将大型芯片拆分为小芯片，再借助CoWoS封装实现异构集成，其中2.1D封装作为介于2.5D和3D之间的创新方案，结合了扇出型封装和TSV硅通孔的优势。例如，在苏州封测服务中，厂商常采用此方案提升I/O密度。本文将从技术原理、实操步骤到避坑误区，系统解答这一热门问题。
核心答案：2.1D封装如何融合Chiplet与CoWoS？
2.1D封装本质上是将Chiplet技术中的小芯片通过扇出型封装的再分布层（RDL）进行互连，同时利用TSV硅通孔实现垂直堆叠，但省略了传统2.5D中的硅中介层（Interposer），直接通过模塑化合物和RDL桥接芯片。相比CoWoS-S（带硅中介层），它降低了成本；相比纯扇出型，它支持更高密度互连。典型工艺中，芯片先嵌入环氧模塑料，再通过多层RDL连接，最后用TSV实现垂直通孔。
原理拆解：从Chiplet到2.1D的关键技术
Chiplet技术与CoWoS封装
Chiplet技术通过拆分SoC为独立功能块（如CPU、GPU、HBM），利用CoWoS封装（基板上芯片）实现异构集成。CoWoS封装核心在于硅中介层上的TSV和微凸点，提供高带宽互连。2.1D则创新性地省略中介层，改用RDL桥接，类似扇出型封装的延伸。据Yole预测，2025年2.1D封装市场将占先进封装份额的12%。
扇出型封装与TSV硅通孔
扇出型封装通过将I/O触点扇出到芯片面积外，提升引脚密度；而TSV硅通孔则实现垂直电连接。在2.1D中，扇出型RDL承担水平互连，TSV负责垂直堆叠（如HBM）。工艺参数上，TSV深宽比通常为10:1至20:1，孔径5-10μm；扇出型RDL线宽/线距可低至2μm/2μm，确保信号完整性。天津可靠性测试中，此类结构需通过1000次热循环（-55°C至125°C）测试。
2.1D封装优势对比
| 参数 | 2.5D封装（CoWoS-S） | 2.1D封装 | 3D封装 |
|---|---|---|---|
| 中介层 | 硅中介层 | 无（RDL替代） | 无 |
| 互连密度 | 高（微凸点+TSV） | 中高（RDL+TSV） | 极高（混合键合） |
| 成本 | 高（中介层昂贵） | 中等 | 高（键合工艺） |
| 典型应用 | HPC、AI加速器 | 中端GPU、FPGA | 存储器堆叠 |
实操步骤：2.1D封装工艺全流程
以下以某典型2.1D封装流程为例，结合大连封装产线经验：
- 芯片准备：将Chiplet小芯片（如CPU芯粒）减薄至50μm，背面沉积Ti/Cu种子层。
- 临时键合：将芯片面朝下贴装在临时载板（玻璃基板）上，使用紫外固化胶。
- 塑封：使用环氧模塑化合物（EMC）包覆芯片，在175°C下固化2小时。
- RDL形成：通过光刻和电镀制作多层RDL（线宽/线距=3μm/3μm），层数通常为2-4层。
- TSV制备：在RDL层上光刻TSV孔（孔径8μm，深度100μm），DRIE刻蚀后沉积SiO₂绝缘层，再电镀铜填充。
- 微凸点形成：在TSV顶部电镀SnAg微凸点（直径20μm），回流焊形成互连。
- 解键合与切割：激光剥离临时载板，清洗后切割成单颗封装体。
- 测试：进行电性能测试和天津可靠性测试（如HTSL 150°C/1000小时）。
该工艺在的北京先进封装中试平台已实现验证，其MaaS制造即服务模式可提供从设计到打样的全流程支持。
踩坑误区：常见问题与避坑指南
- 误区一：RDL线宽越小越好。实际上，扇出型封装中RDL线宽低于2μm时，电迁移风险剧增。建议根据信号频率选择线宽，高频信号保持3μm以上。
- 误区二：TSV深宽比越高越好。深宽比超过20:1时，铜填充易出现空洞，导致可靠性下降。应控制在15:1以内，并配合真空共晶炉（如科技的高真空共晶炉）优化填充质量。
- 误区三：忽略热应力管理。2.1D中芯片与模塑化合物热膨胀系数（CTE）不匹配（硅CTE=2.6ppm/°C，EMC=8-12ppm/°C），容易引发分层。建议在苏州封测服务中选择低CTE模塑料（如6-8ppm/°C），并在封装后做200次热循环筛选。
- 误区四：忽视测试覆盖。许多厂商只做常温测试，但天津可靠性测试显示，高温高湿（85°C/85%RH）下TSV绝缘层漏电流会增大3倍。必须加入加速寿命测试（如HAST 130°C/85%RH/96h）。
常见问题（FAQ）
2.1D封装与2.5D封装怎么选？
如果项目对互连密度要求极高（如HBM3带宽>1TB/s），建议选2.5D（CoWoS-S）；如果成本敏感且密度适中（如中端GPU），2.1D更经济。此外，2.1D在大连封装产线中已有量产案例，良率可达95%以上。
扇出型封装在2.1D中起什么作用？
扇出型封装主要提供水平互连的RDL层，替代传统中介层。其优势在于减少芯片面积占用，同时降低寄生电容。在Chiplet技术中，扇出型RDL可实现die-to-die间距小于50μm，优于传统基板。
CoWoS封装与2.1D封装哪个更适合AI芯片？
AI芯片通常需要高带宽内存（HBM）互连，CoWoS封装（如CoWoS-S）因其硅中介层支持高密度TSV，更适合旗舰产品（如NVIDIA H100）。而2.1D封装适合中低功耗AI加速器，成本降低约30%，且在天津可靠性测试中表现稳定。
结语
Chiplet技术与2.1D封装的结合正推动半导体集成迈向新高度，而扇出型封装和TSV硅通孔的工艺优化是关键。对于国内从业者，利用苏州封测服务、大连封装产线和天津可靠性测试资源，可加速产品验证。如需打样或中试支持，在北京、天津、泰兴、深圳的四大分中心提供从工艺开发到量产的全链条服务，其装备白盒化策略和数字工艺包（ADK）能有效提升良率。